FPGA UART串口通信中奇偶校验的实现方法

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一、奇偶校验位

奇偶校验位是基于uart的数据上进行一个判断

奇校验：数据1个数为奇时，校验为0，反之为1
偶校验：数据0个数为偶时，校验为0，反之为1

Uart回环在之前已经实现，现在需要基于uart增加一个奇偶校验位的需求

uart及代码：https://blog.csdn.net/weixin_59150966/article/details/128005066?spm=1001.2014.3001.5501

二、设计思路

在之前的uart实现中，uart_rx模块接收完数据后就直接传给uart_tx进行输出，当有校验位时则需要在uart_tx输出前写一个判断条件。

当校验位正确时，uart_tx才能进行输出

//判断校验位
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        check <= 1'b0 ;
    else if(done)    
        check <= data[0] ^ data[1] ^ data[2] ^ data[3] ^ data[4] ^ data[5] ^ data[6] ^ data[7];
    else
        check <= check ;
end

//tx开始条件
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        start <= 1'b0 ;
    else if(done && check == data[8])
        start <= 1'b1 ;
    else
        start <= 1'b0 ;
end

因多了一位校验位，所以在之前uart代码的基础上，除了增加判断条件，还需要将data的位宽改为9位，bit_cnt计数器记到10，同时把校验位赋值给data对应位数（0-10共11位，起始位，8位数据，校验位，终止位）

三、仿真测试

输出8’b10000101的数据和0正确校验位时，通过判断得到start拉高条件，tx输出

输出8’b10000101的数据和1错误校验位时，通过判断没有start拉高条件，tx不输出