Vivado报错:[Place 30-99] Placer失败,错误为‘IO Clock Placer failed‘

项目场景:


Vivado版本: 2018.3
FPGA开发板:XC7VX690T-2FFG1157I
背景:使用差分时钟检测基本电路观察闪灯效果
报错如下
[Place 30-99] Placer failed with error: ‘IO Clock Placer failed’ Please review all ERROR, CRITICAL WARNING, and WARNING messages during placement to understand the cause for failure.

问题描述

1.先分配完差分对IP核

2.在程序里面实例化IP核

clk_wiz_0 clk32M_inst
 (// Clock in ports
  // Clock out ports
  .clk_out1(my_clk),
  // Status and control signals
  .locked(clk32Mpll_lock),
  .clk_in1_p(clk32M_p),
  .clk_in1_n(clk32M_n)
 );    

3.分配引脚
点击Ctrl+S保存。
4.生成bit文件
此时提示有错误。[Place 30-99] Placer failed with error: ‘IO Clock Placer failed’ Please review all ERROR, CRITICAL WARNING, and WARNING messages during placement to understand the cause for failure.

原因分析:

Vivado 认为顶层模块的clk时钟引脚必须绑定板子特定的时钟引脚,也就是我的差分对引脚绑定错了。又看了一遍原理图确定是差分对引脚分配错误,还有就是Vivado 差分对 只分配P管脚就行,N管脚自动匹配。


解决方案:

更改管脚之后,生产Bit文件成功,烧录到板子里面运行效果与设计一致。

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