H5AN8G6NDJR DDR4 SDRAM芯片引脚详解分析

CK_t, CK_c（Input）
一对差分时钟输入信号。采用差分时钟信号可以提高信号完整性，减少电磁干扰（EMI），并提供更好的时钟边缘检测，这对于高速数据传输非常重要。所有地址和控制信号的采样都是基于CK_t的正边沿和CK_c的负边沿的交叉点。这意味着当CK_t信号从低电平跳变到高电平时，如果同时CK_c信号从高电平跳变到低电平，那么此时便认为是时钟的有效边沿，从而触发对地址和控制信号的采样。这种机制保证了信号的同步性和准确性，尤其是在高速运行的环境中，它能帮助消除时钟抖动和时序偏差的影响。

CKE（Input）
当CKE为高电平时，它激活内部时钟信号，同时使能设备的输入缓冲器和输出驱动器。相反，当CKE为低电平时，它会停用这些内部时钟信号，以及相关的输入缓冲器和输出驱动器。

CS_n（Input）
芯片选择信号，用于确定哪个具体的内存芯片（或者说是内存阵列中的哪一片）将响应即将到来的命令。当CS_n信号被注册为高电平（逻辑1，但通常标记为非门控信号，即CS_n，表示低电平有效）时，所有命令都被屏蔽，意味着不会有任何命令被内存芯片所接受和执行，只有当CS_n为低电平（逻辑0）时，内存芯片才会激活并准备接收和执行来自内存控制器的命令。

ODT（Input）
用于提供内部终端电阻。当ODT被激活时，它会在数据线（DQ）、数据选通线（DQS）的上升沿和下降沿（DQS_t 和 DQS_c）、以及数据掩码线（DM 或 DBI）上启用终端电阻，但仅限于在Mode Register Set寄存器中的A11位被设置为1以启用TDQS时。内部终端电阻的阻值通常是根据信号线的特性阻抗设计的，常见的值为50欧姆或75欧姆。

ACT_n（Input）
在DDR4 SDRAM中，当ACT_n与CS_n同时为有效的低电平时，表明一个激活命令（Activate Command）正在被输入。在ACT_n命令中，RAS_n（行地址选通）、CAS_n（列地址选通）和WE_n（写使能）信号引脚在此情况下也被用作地址输入引脚A16、A15和A14。这意味着在激活命令期间，这些信号将被解释为行地址的一部分，而不是作为控制信号。

RAS_n/A16（Input）
当ACT_n处于低电平（逻辑0）时，RAS_n将被用作地址输入，对应行地址的第16位（A16）。当ACT_n处于高电平（逻辑1）时，引脚恢复其原始的命令输入功能，此时，RAS_n代表行地址选通信号。

CAS_n/A15（Input）
当ACT_n处于低电平（逻辑0）时，CAS_n将被用作地址输入，对应行地址的第15位（A15）。当ACT_n处于高电平（逻辑1）时，引脚恢复其原始的命令输入功能，此时，CAS_n代表列地址选通信号。

WE_n/A14（Input）
当ACT_n处于低电平（逻辑0）时，WE_n将被用作地址输入，对应行地址的第14位（A14）。当ACT_n处于高电平（逻辑1）时，引脚恢复其原始的命令输入功能，此时，WE_n代表列写使能信号，低电平表示写操作，高电平表示读操作。

DM_n
DM_n 是一个用于写入数据的输入掩码信号。当DM_n在写入访问期间被采样为低电平（逻辑0）时，对应的输入数据将被掩码，即不会被写入到内存中。这意味着，即使数据总线上有数据，如果DM_n信号为低，那么这些数据将不会被存储到DDR4内存的相应位置。DM_n信号在DQS（数据选通）信号的每个边沿（上升沿和下降沿）被采样，以确保数据掩码的准确性，无论数据是在DQS的上升沿还是下降沿有效。

DBI_n
DBI_n 是一个输入/输出信号，用于指示是否存储/输出真实数据或反转后的数据。如果DBI_n为低电平（逻辑0），那么数据在内部存储或输出时将经过反转；如果DBI_n为高电平（逻辑1），数据则保持不变，即不进行任何反转。数据总线反转功能可以提高数据传输效率，减少数据线上的信号变化，从而降低功耗和信号干扰。

BG[1:0]（Input）
DDR内存芯片被组织成多个Bank，Bank又被分为多个Group，以通过允许并行操作来提升性能。BG0、BG1用于在向内存设备发出命令时选择具体的Bank Group。

BA[1:0]（Input）
BA0、BA1这两个输入引脚在向内存芯片发送命令时，用于指明命令将作用于哪一个Bank。通过组合BA0和BA1的不同电平状态，可以指定四个不同的Bank。

A[17:0]（Input）
用于提供行地址和列地址，以选择内存阵列中特定Bank内的一个存储位置。这些引脚负责在激活（Activate）命令中提供行地址，在读取（Read）和写入（Write）命令中提供列地址。其中，A10/AP、A12/BC_n、RAS_n/A16、CAS_n/A15和WE_n/A14除了作为地址输入外，还有额外的功能。

RESET_n（Input）
重置信号RESET_n为低电平（逻辑0）时，重置动作被激活；而当RESET_n为高电平（逻辑1）时，重置动作则不活跃或被禁用。在正常运行条件下，RESET_n应该保持高电平状态。

DQ[15:0]（Input Output）
数据输入/输出（DQ）是DDR SDRAM中用于双向数据传输的总线。

DQSU_t, DQSU_c, DQSL_t, DQSL_c（Input Output）
数据选通（Data Strobe，简称DQS）信号作为数据总线的定时参考，帮助确保接收端能够正确地采样数据。读取数据时的输出：在读取操作中，DQS信号是从内存设备输出的。它与读取自内存的数据位边缘对齐，确保接收设备能够准确地锁存和采样数据。写入数据时的输入：当向内存写入数据时，DQS充当输入信号。内存控制器使用此信号指示数据总线上何时存在有效数据，从而使内存设备能够同步捕获传入的数据。L代表Lower，U代表Upper，t和c表示一对差分信号。

PAR（Input）
奇偶校验位，当通过模式寄存器（MR）设置启用此功能时，DRAM会根据一组信号计算奇偶校验位，确保数据的完整性和一致性。

ALERT_n（Output）
CRC校验或者CA校验失败时，芯片通过拉低此引脚对外部发出警告。需要外接上拉电阻到VDD，使其默认保持高电平。

TEN（Input）
用于在生产测试和系统验证阶段检测内存芯片之间的连接性和功能完整性。当此引脚被设置为高电平（HIGH），结合其他特定的引脚设置，将启动连接性测试模式。在该模式下，芯片会执行一系列内置的自检程序，以验证内部和外部信号路径的连通性以及基本功能。这些测试通常包括但不限于检查地址线、数据线、命令线和控制线的正确响应。

NC
Not connected，不连接。

VDDQ
DQ供电，+1.2V

VSSQ
DQ接地

VDD
芯片供电，+1.2V

VSS
芯片接地

VPP
DRAM 激活电源供应，是针对 DRAM 内部电路的一种特殊电压供应，主要用于激活和维持 DRAM 内部的字线（word lines）在读取和写入操作期间的高电平状态。+2.5V

VREFCA
CA（Command/Address）总线的参考电压，是 DDR4 SDRAM 中用于稳定和校准命令与地址信号的关键电压。当命令或地址信号被发送到 SDRAM 芯片时，它们的逻辑状态（高或低）是相对于 VREFCA 来确定的。信号的电平如果高于 VREFCA 一定阈值，则被识别为逻辑“1”；如果低于 VREFCA 一定阈值，则被识别为逻辑“0”。外接分压电路，用两个100Ω电阻将+1.2V分为+0.6V。

ZQ
主要用于校准数据总线的终端电阻和数据信号的摆幅，以确保数据传输的准确性和信号完整性。